Больше информации по резюме будет доступно после регистрации
ЗарегистрироватьсяБыл более двух недель назад
Кандидат
Мужчина, 42 года, родился 4 января 1983
Зеленоград, готов к переезду (Великобритания, Германия, Испания, Италия, Нидерланды, Франция), не готов к командировкам
Mixed Signal ASIC Developer
Специализации:
- Программист, разработчик
Занятость: полная занятость
График работы: полный день
Опыт работы 20 лет 7 месяцев
Январь 2005 — по настоящее время
20 лет 7 месяцев
ELVEES
инженер
Функции:
Проектирование систем со смешанным сигналом.
Написание технической документации.
Работы по измерению тестовых образцов.
Достижения:
Синтезатор частот на основе ФАПЧ, 0,18мкм.
Обо мне
1.Разработка документации: «Техническое описание», «Руководство пользователя», «Техническое задание на топологию», «Тестовый план», «Методика измерения».
2.Описание цифровой части кристалла на языке Verilog, SystemVerilog.
3.Поведенческое описание аналоговых блоков на языках Verilog, VerilogAMS.
4.Сборка верхнего уровня кристалла с контактными площадками, IP блоками и цифровым ядром.
5.Синтез цифровой схемы из Verilog описания.
6.Реструктуризация схемы и Verilog-описания для достижения лучших результатов при синтезе.
7.Проектирование Design for Test.
8.Написание среды верификации Verilog, SystemVerilog. Моделирование чипа на логическом и вентильном уровнях, с SDF из топологии.
9.Написание функциональных тестов и тестов блоков Verilog, SystemVerilog.
10.Написание алгоритмических и параметрических тестов Verilog, SystemVerilog, VerilogAMS, Matlab, Octave, Makefile, SPICE, SPECTRE, Tcl, Perl.
11.Написание характеризационных тестов OCEAN, SKILL, SPICE, SPECTRE.
12.Floorplan.
13.Производственные тесты по отбраковке.
14.Лабораторные измерения электрических, временных и шумовых параметров микросхемы.
Высшее образование (Магистр)
2006
Национальный Исследовательский Университет МИЭТ
Факультет Электроники и компьютерных технологий, Магистр
Знание языков
Повышение квалификации, курсы
2006
Device and System Design
МИЭТ, Cadence
2004
Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL
МИЭТ, Synopsys, Alternative Solutions
Гражданство, время в пути до работы
Гражданство: Россия
Разрешение на работу: Россия
Желательное время в пути до работы: Не имеет значения